NanotechJapan Bulletin

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Vol. 7, No. 5, 2014年11月4日発行/ナノテクノロジーEXPRESS(第30回)広島大学

企画特集 ナノテクノロジー EXPRESS ~ナノテクノロジープラットフォームから飛び立つ成果~
<第30回>
DNAをチャネルとするSi半導体MOSFET
~DNAのメモリ機能を発見~

兵庫県立大学 松尾 直人,部家 彰,山名 一成,高田 忠雄
広島大学 佐藤 旦,福山 正隆,横山 新

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1.はじめに

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(左から) 兵庫県立大学 松尾 直人,部家 彰,山名 一成,高田 忠雄


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(左から) 広島大学 佐藤 旦,福山 正隆,横山 新


 CMOS(Complementary Metal-Oxide- Semiconductor)回路の作製は,従来トップダウン手法で行われてきた.しかし,デバイスの微細化が進むに従い,その作製が困難になってきている.近年では,ULSI(Ultra-Large Scale IC)の集積度が1.5~2年で約2倍というムーアの法則(Moore's Law)がもはや成立しない段階に到達している.CMOSのゲート長が22nm世代においては,Siに代わる材料の出現が期待されている[1].DNA(Deoxyribo Nucleic Acid)は,導電性を持ち,かつ自己組織化によってナノ構造体を形成する特徴があることから[2],カーボンナノチューブ[3]やグラフェン[4]と同様にBeyond CMOSの材料として期待されている.DNAをチャネルとするMOSFET(Field Effect Transistor)においても,無機半導体と同様にゲート電圧を変化させることでトランジスタ特性を示すことが知られている[5][6].本研究では,DNAメモリーFETを作製し,DNA/SiO2/Si構造におけるキャリア挙動について調査した.図1に作製したDNAメモリーFETの概略構造を示す.


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図1 DNAメモリFETの概略構造


2.作製方法

 DNAメモリFETの作製工程を図2に示す.図2(a)「DNAメモリFETの作製工程(Si細線の作製)」についてはナノテクノロジープラットフォーム事業を利用して広島大学で実施した.図2(b)「DNAメモリFETの作製工程(DNAの作製と基板への固定)については兵庫県立大学において実施した.


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図2(a) DNAメモリFETの作製工程(Si細線の作製)


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図2(b) DNAメモリFETの作製工程(DNAの作製と基板への固定)


2.1 SOI(Silicon on Insulator)基板のSi層薄膜化

 熱酸化と希フッ酸(2.5%HF)処理を繰り返し,初期Si層350nmを60nmまで薄層化した.熱酸化は,H2:O2=3:3slm,1000℃,160分の条件で行い,1回の処理で730nmの酸化膜を形成した.次に,この熱酸化SiO2膜を2.5%HFで処理し,SiO2膜が完全に除去され基板表面が撥水性を示すまでエッチングする.これを繰り返した.


2.2 Siアイランド形成

 長さ100µm,幅120nmの細線を形成させた試料に対し,マスクレス露光装置(DL-1000 ナノシステムソリューションズ)によりリソグラフィーを行い(露光量:150mJ/cm2),エッチング装置(CDE SiN用)を用いてSiアイランドの形成を行った(選択ガス種:CF4,O2).ここで,先に形成した細線がチャネル長となるSiアイランドが完成する.Siアイランドは100µm×20µmの大きめのパターンであるため,リソグラフィーやエッチングに厳しい条件が発生しない.そのため,細かい条件出しは細線形成に絞り,後にSiアイランドを形成するプロセスを選択した.図3に形成したSiアイランドの光学顕微鏡写真を示す.素子分離も確認され,100µm×20µmのSiの中心に細線が存在するSiアイランドの形成に成功した.


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図3 SOI上に形成したSiアイランドの光学顕微鏡写真(平面図)


2.3 DNAメモリFETに必要なチャネル領域形成法

 DNAは400ベースペア(bp)(136nm)の長鎖SH-DNA-SHを使用する.その接続にはナノメーターオーダーの間隔を持つ領域が必要となる.そこで,SOI(Silicon on Insulator)基板を使用し,幅120nmを狙ったリソグラフィーおよびエッチングを試みた.そのSi細線は,電子ビーム露光装置(日立HL700)とエッチング装置(RIEコンタクト用)を用い幅120nm,長さ100µmの細線を作製した.電子ビーム露光装置のドーズ量条件は160µC/cm2であり,エッチングにはCF4ガスを選択した.図4にSi細線の断面SEM画像を示す.Siの貫通が確認された.異方性が取れており,DNAメモリFET駆動に最も重要である領域の形成が成功した.CF4ガスのみのドライエッチングでは,Si,SiO2,レジストの選択比は低いものであるが,それを除けばリソグラフィー通りのエッチングが可能であるため,DNAメモリFETの作製には有効である.


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図4 Si細線の断面SEM像


2.4 DNAの作製と基板への固定

 幅120nm,長さ100µmの細線を作製した後,DNAは400ベースペア(bp)(136nm)の長鎖SH-DNA-SHを接続した.まず①DNAをPCR(Polymerase Chain Reaction)法により2本鎖を1本にするために95℃20秒の加熱を行った(図2(b)).次に②プライマーをDNAに結合するために60℃20秒のアニーリングを行ない,最後に③DNAポリメラーゼを反応させDNAを伸長させた.DNAを基板(Si)に固定化するためにはAGE(Allyl glycidyl ether)に浸してUV照射を行い,さらにDNA溶液をたらし,1日放置してAGEとDNAを接合した.


2.5 ナノテクノロジープラットフォームで利用した装置

 広島大学ナノテクノロジープラットフォームで利用した装置を図5,図6,図7,図8に示した.酸化炉,マスクレス露光装置,電子ビーム露光装置,RIE酸化膜エッチング装置等である.


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(左) 図5 酸化炉, (右) 図6 マスクレス露光装置


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(左) 図7 電子線描画装置, (右) 図8 RIE酸化膜エッチング装置


3.結果と考察[7][8]

 図9にFETチャンネル領域にDNAを作製した前後のAFM像を示す.その前後のトレンチの幅と深さの差は各々28.6と28.4nmであった.以上の結果はDNAがトレンチ内に作製された事を示している.


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図9 DNA作製前後のAFM像


 図10にドレイン電圧(VD)に対するdID/dVDを示す.dID/dVDはVDが約0.7Vで最大となった.この理由は次のように考えている.DNAのイオンポテンシャルが小さいグアニン基がホールキャリアをたびたび発生させるためである.電子をグアニン基が捕獲することにより,発生した正孔がDNAの導電性を支配する.電子と正孔の再結合により過剰の正孔がn+Siよりチャネルに注入される.


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図10 ドレイン電圧(VD)とdID/dVDの関係


 図11はゲート電極に印加したリフレッシュ電圧とIDの関係を示す.ドレイン電流の増加は-5Vから-20Vまでは徐々に抑制されるが-30Vから-50Vまでは減少する.この理由はDNA中で捕獲された電子が-30V以上のリフレッシュ電圧で放出されるためである.それ故,電界効果の増幅が抑制される.このことより,DNA中の放出レベルの密度が大きいと考えられる.


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図11 リフレッシュ電圧とIDの関係


 図12はリフレッシュの有無によるドレイン電流の増加(ΔID)との関係を示す.-20Vと-50Vのリフレッシュ電圧をゲートに30秒印加し測定した.ΔIDは-20Vで小さくなり,-50Vでは減少した.DNAメモリFETのリフレッシュはゲートに印加される電圧とリフレッシュの持続の両方の影響によることである事が判明した.リフレッシュの持続は-20VのVGで保持特性に影響を与えるが-50VのVGでは影響を与えない.


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図12 リフレッシュの有無とΔIDの関係


 図13にID-VD特性のヒステリシスを示す.ドレイン電圧を双方向に印加した場合の差は0.15Vである.この現象がDNA-FETとなることを示している.


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図13 ID-VD特性とヒストリシス


 図14に電荷の保持と伝導のモデルを示す.グアニン基(③で発生した又はSi電極からAGE膜(①)を通して直接トンネリングによりチャンネルに注入された正孔はDNAのチャンネルにドリフト(②)により流れる.TまたはA基(⑥)で発生した電子はグアニン基(⑦)で捕獲されるかAGE膜(⑧)を通ってn+Siドレインに到達する.


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図14 DNAにおけるキャリア伝導のモデル


4.まとめ,今後の展望

 DNA/SiO2/Si構造におけるキャリア挙動についてDNAの電荷保持特性を調べた.

1)電子をグアニン基が捕獲することが電荷の保持特性に関係する.
2)DNAメモリFETはゲート印加電圧とリフレッシュの両方より影響を受ける.
3)電子の捕獲されたエネルギーレベルはグアニン基のバンドギャップの価電帯のエッジ近傍にあり,その密度は大きい.
4)ID-VD特性のヒステリシスによりメモリ機能を確認した.

 今後はDNAチャネルが30-40nmの寸法のトランジスタを作製し評価する.ソースドレインを形成するSi電極の抵抗を低減する事が重要となるのであわせて検討する.この場合は,広島大学に新たに導入された超高精度電子描画装置(エリオニクスELS-G100)を使用する予定である.


5.謝辞

 本研究は,文部科学省ナノテクノロジープラットフォーム事業の支援・協力を受けて行われた.


6.参考文献

[1] R. Martel, H.-S. Philip Wong, K. Chan and P. Avouris, IEEE IEDM Tech. Dig. (2001) 159-162.
[2] K. Nagashio, T. Nishimura, K. Kita and A. Toriumi, IEEE IEDM Tech. Dig. (2009) 565-568.
[3] International Technology Roadmap for Semiconductors (ITRS) (2010) Edition.
[4] D. Porath, A. Bezryadin, S. de Vries, and C. Dekker: Nature 403 (2000) 635-638.
[5] B. Xu, P. Zhang, X. Li, and N. Tao: Nano Lett. 4 (2004) 1105-1108.
[6] S.Takagi, T.Takada, N.Matsuo, S.Yokoyama, M.Nakamura and K.Yamana. Nanoscale, 4 (2012) 1975-1977.
[7] S. Maeno, N. Matsuo, S. Nakamura, A. Heya, T. Takada, K. Yamana, M. Fukuyama, and S. Yokoyama, IEICE Electronics Express, 11 (2014) 1-6.
[8] S. Nakamura, N. Matsuo, K. Yamana, A. Heya, T. Takada, M. Fukuyama, and S. Yokoyama, AM-FPD (2014), 173-175.


(兵庫県立大学 松尾 直人)


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