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超小型・低消費電力の電源基板を実現 ~3次元積層半導体用の超小型パッケージの実用化に道~

 東京工業大学は2021年6月22日,同大学 科学技術創成研究院 異種機能集積研究ユニットの大場 隆之特任教授が,WOWアライアンス(半導体設計・プロセスに関し東工大を中心とする産学研究プラットフォーム;WOW:Wafer-on-Wafer)との共同研究により,低消費電力・超小型の電源基板「キャパシタ内蔵Siインターポーザ」を,バンプを使わないウエハレベルのパッケージ化プロセスであるバンプレスChip-on-Wafer(COW)]技術の創出により開発に成功したと,発表した.この成果はバーチャルカンファレンスとして2021年6月1日~7月4日に,講演のオンデマンド聴講で開催される半導体パッケージング技術の国際会議 IEEE 71st Electronic Components and Technology Conferenceで発表された(注).

 情報化社会の進化を支えてきた半導体デバイスは,2次元的な微細化により高性能化を続けてきたが,微細化も限界に近づき,更なる高性能,低消費電力を実現するために,回路素子を搭載したウエハを薄くして積み重ね,層間にTSV(Through-Silicon Via)を設けて縦の配線を行う,3次元半導体パッケージ化が急速に進められつつある.その場合,半導体デバイスチップ搭載電源回路用キャパシタはパッケージ基板上の同チップ周辺にバンプを使って半田付けされるので半導体チップ上のMPUやDRAMなど電子デバイスとの配線長が5~30mmと長くなり,寄生容量やパッケージが大きくなる問題があった.

 本研究では,抵抗率の低い銅配線を採用し,Siインターボーザーにキャパシタを内蔵できるバンプレスCOWプロセスを開発し,半導体回路掲載ウエハをその上に重ねることで,配線長を1/100減らし小型,低消費電力の電源回路が実現した.

 COW技術を用いてキャパシタをSiインターポーザに内蔵する方法は以下の通りである.①まず,直径300mmのSiベースウエハに接着剤を5μmの厚さで塗布する.その接着剤の上にキャパシタを搭載し,接着剤を硬化させることで,Siベースウエハとキャパシタとを接着させる.なおこの際,ベースウエハ上のキャパシタ搭載領域以外はキャパシタよりやや厚いSi層でカバーする.次に,エポキシ樹脂でSiベースウエハ全体を低圧でコンプレッション(モールド)成形して,その樹脂を薄化する.②続いて,その後のCOWプロセス中のウエハ反りを最小化するため,ベースウエハを裏返し,薄化した樹脂側に,強化材として厚さ300mmのSiキャリアウエハを接合する.その上で,ベースウエハの厚みを775μmから20μmまで薄化する.③薄層化されたベースウエハ上に端子接続配線とキャパシタ接続上下貫通ビアを設け,端子とキャパシタを電気的に接続する.なおパッケージ実装時には,Siキャリアウエハを除去し,切り離す.

 試作結果の評価として,電源基板におけるTSVとキャパシタ端子の接続部の断面を観察した結果,クラックや剥離などの欠陥はなく,また,TSVの接続抵抗の測定値も,10mΩで極めて安定していた.これはSiインターポーザに内蔵されたキャパシタに反りや収縮がほとんど発生していないことを意味している.

 今後は,このキャパシタ内蔵Siインターポーザと3次元積層半導体をバンプレスTSV配線による3次元化技術で直接接続することによって,半導体パッケージの低消費電力化,超小型化の実証を目指す.

(注)T. Funaki, Y. Satake, K. Kobinata, Chih-Cheng Hsiao, H. Matsuno, S. Abe, Y. Kim, and T. Ohba, "Miniaturized 3D Functional Interposer Using Bumpless Chip-on-Wafer (COW) Integration with Capaci-tors", IEEE 71st Electronic Components and Technology Conference (ECTC2021) Session 5: Technolo-gies for Advanced Substrates and Flip-Chip Bonding, paper No. 1.