【公開日：2025.06.10】【最終更新日：2025.03.03】

課題データ / Project Data

課題番号 / Project Issue Number

24AT0290

利用課題名 / Title

単原子ゲート・トランジスタ向け高誘電体ゲート絶縁膜堆積

利用した実施機関 / Support Institute

産業技術総合研究所 / AIST

機関外・機関内の利用 / External or Internal Use

内部利用（ARIM事業参画者以外）/Internal Use (by non ARIM members)

技術領域 / Technology Area

【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-

【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）次世代ナノスケールマテリアル/Next-generation nanoscale materials

キーワード / Keywords

原子層堆積 (ALD) 装置/Atomic Layer deposition (ALD), 2次元材料/Two-Dimentional Material,ナノカーボン/ Nano carbon,ALD,高周波デバイス/ High frequency device,エレクトロデバイス/ Electronic device

利用者と利用形態 / User and Support Type

利用者名（課題申請者）/ User Name (Project Applicant)

入沢 寿史

所属名 / Affiliation

産業技術総合研究所

共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes

ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes

山崎 将嗣

利用形態 / Support Type

（主 / Main）技術代行/Technology Substitution（副 / Sub）,機器利用/Equipment Utilization

利用した主な設備 / Equipment Used in This Project

AT-031：原子層堆積装置_1[FlexAL]

報告書データ / Report

概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)

グラフェン単原子ゲートを有する高周波素子実現のための素子試作の一環として、原子層堆積装置を利用し、グラフェンが表面に形成されたSiC基板上へ、ゲート絶縁膜として狙い膜厚10nmのAl₂O₃成膜を実施した。ここで、グラフェン/SiC基板はAl₂O₃成膜前にAlの堆積とエッチング加工が施された3次元構造をしており、グラフェンゲートはエッチング端部に露出する構造となっている。その後、本構造に対して、代表的な2次元材料であるWS₂のCVD成膜を行った。

実験 / Experimental

原子層堆積装置_1[FlexAL] 【AT-031】を利用し、別機関にてエッチング加工とAl堆積を施したグラフェン/SiC基板上へ、狙い膜厚10 nmのAl₂O₃の成膜を実施した。成膜は全てサーマルモードで行い、成膜温度は200℃とした。その後、Ar希釈WF₆とH₂Sを原料とするWS₂のCVD成膜を実施した。

結果と考察 / Results and Discussion

図１にWS₂成膜後の断面TEM像とEDX分析結果を示す。Al₂O₃ゲート絶縁膜を介してグラフェン単原子ゲート構造に数分子層のWS₂が狙い通りに成長していることが明らかとなった。すなわち、劈開・転写法を用いること無しに、グラフェンを用いた極短ゲートとAl₂O₃ゲート絶縁膜および数分子層WS₂チャネルから成る構造を初めて作製することに成功した。今後は本構造にソース/ドレイン電極形成を行うと共に、グラフェンゲートへもコンタクトを形成しデバイス動作実証を図る。

図・表・数式 / Figures, Tables and Equations

図１グラフェン単原子ゲート/Al2O3ゲート絶縁膜上にCVD成膜したWS2チャネルの断面TEM像とEDX分析結果、およびデバイス構造の模式

その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)

本研究の一部は、Beyond 5G研究開発促進事業（05901) により助成された。

成果発表・成果利用 / Publication and Patents

論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)

口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.

1. Hideaki Sugino, Hirai Tanaka, Kazuki Yonekubo, Fuminori Sasaki, Toshifumi Irisawa, Takeo Matsuki, Daisuke Ohori, Kazuhiko Endo, Issei Watanabe and Hirokazu Fukidome,”Growing a Few-Layer WS2 Channel on an Atomic-length Graphene Gate Structure”, Extended Abstracts of the 2024 International Conference on Solid State Devices and Materials（Himeji）， Sep. 2024

特許 / Patents

特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件